Activities

TSV-bump 등 적층 구조에 대한 해석 모델 개발

• TSV, bump 등 전송 채널의 인터커넥트 구성요소 각각에 대해 구조별 RLGC 파라미터 추출

• 전송 채널에서 발생할 수 있는 결함 검출이 용이한 등가회로 모델 설계

• 등가회로 모델의 정합성 검증을 위한 전자계 해석 시뮬레이터 기반의 3D 모델링 연구

전송채널 인터페이스의 신호 무결성 및 신호 전달 특성 분석

• 3D 패키지 구조 전송선로의 S-parameter 추출 및 고속 신호 해석

• 모델링 기반 고주파 대역에서의 eye diagram 및 jitter 분석을 통한 고속 신호 품질 분석

• 구축된 모델에 대해 정량적 지표 기반의 모델 평가 및 개선

TSV 내 유형 별 defect 검출 기술 개발

• Bump를 포함한 TSV의 대표적인 공정 결함 (open, short 등) 을 유형별 전기적 모델로 정의하여 R, L, G, C 파라미터 추출

• RLGC 회로의 TDR 및 S11 (Reflection loss) 을 확인하여 defect 발생 위치 검출

• 결함에 의한 패키지 구조의 신호 지연 (RC delay, delay time 등) 분석

• 모델의 defect 유무에 따른 S-parameter 및 임피던스 변화 분석

• Probe station을 활용한 샘플 실측을 통해 등가회로의 신뢰도 검증